Verilog-HDL Tutorial (1)
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Verilog-HDL Tutorial Using DE0 FPGA Board
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Verilog-HDL Tutorial (1)
- 1. 1 Verilog-HDL 講習会DE0編(1) FPGA設計について 12, June, 2013 鹿児島大学 中原 啓貴
- 2. 2 FPGA実装フロー 論理合成(Synthesis) テクノロジ・マッピング 配置配線 タイミング・シミュレーション 論理シミュレーション ---- ---- ---- コンフィギュレーション生成 Verilog-HDL 問題発見 問題発見 module hoge( x, y, z); input x, y; output z; assign z = x & y; endmodule FPGA動作
- 3. 3 Altera社 Quartus II実装フロー 論理合成 テクノロジ・マッピング 配置配線 タイミング・シミュレーション 論理シミュレーション *.v コンフィギュレーション生成 Verilog-HDL 問題発見 問題発見 プロジェクト生成 FPGA・開発環境の指定 テストベンチ記述 (Verilog-HDL) I/O ピン配置の指定 タイミング制約の指定 *.v コンフィギュレーション FPGA動作 仕様策定 ボード選定
- 4. 4 Terasic社 DE0ボード スライドスイッチ 押しボタン 汎用GPIO SDCard PS/2 ポート VGAコネクタUSBコネクタ ACコネクタ 電源スイッチ 7セグメントLED 8MB SDRAM 緑LED FPGA
- 5. 5 FPGAの型番の読み方 EP3C16 F484 C6N FPGA: EP3C (Cyclone III) 型番: 16 ピン数・種類: F484 スピードグレード: 6